（原标题：这三种先进芯片测试时代女同 porn，值得眷注！）

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在先进电子产物限制，举例智妙手机和打算机中的袖珍芯片，确保这些芯片往日使命至关遑急。测试这些芯片的方法有好多种，咫尺用作起首进时代的三种遑急时代是节能测试、多层和垂直芯片测试以及镶嵌式中枢组件测试。这些测试时代共同确保为咱们的开发供电的芯片节能、更快、更可靠，从而使咱们的电子产物更智能、使用寿命更长。

当作主题先容的一部分，这里有一些可供判辨意见的基础术语。

节能测试

指的是在测试过程中留心按捺功耗以确保电子开发节能的测试方法。

跟着芯片遐想中不同部件的组合以及芯片自身的变小，它所能施行的任务也变得越来越复杂。这导致需要测试的数据量和测试芯片所需的时代显著加多。与往日使命比较，芯片在测试时代虚耗的电量要多得多。

因此，芯片可能会变得过热，导致测试不实、可靠性问题、可用芯片数目减少（产量问题），大要在最坏的情况下损坏开发。这等于为什么东说念主们越来越眷注节能的测试方法，以留神这些问题。

底下先容在测试过程中按捺芯片功耗的主要方法。

拙劣耗自动测试模式生成（ATPG）方法专注于创建减少芯片中发生的行动量的测试模式，从而按捺测试时代使用的功率而不影响芯片的尺寸或性能。

接受扫描遐想的芯片节能测试方法主要包括四种时代：

第一种方法是在全扫描电路中添加一个适度模块，用于管制扫描电路中的输入信号，以减少电路中不消要的行动，从而有助于从简动力。

第二种方法称为扫描旅途分段。它将扫描旅途分红几段，这么不错在不延长测试时代的情况下落低测试时代的能耗。

第三种方法由 Whetzel 等东说念主提议，他们引入了自稳当电路来适度扫描电路中的信号流。这种方法允许零丁适度每条扫描旅途，从而减少能耗。

第四种方法侧重于增强时钟系统。举例，一种方法使用多个扫描旅途，每个旅途齐有我方的时钟，以处理测试的不同部分。另一种由 Bonhomme 等东说念主提议的方法是使用不错关闭的时钟（门控时钟）或由时钟树供电的时钟来更灵验地管制不同的扫描旅途。

测试数据压缩的节能方法旨在按捺扫描过程中的功耗和测试过程中的测试数据量。咫尺，数据压缩方法主要有三种类型：

使用线性减压的方法。

使用播送扫描的方法。

使用基于代码的压缩的方法。

多层垂直芯片测试

这波及测试垂直堆叠以从简空间和进步性能的复杂集成电路的功能和可靠性。

连年来，使用硅通孔 (TSV) 的多层芯片发展赶快，被视为具有无边潜在愚弄远景的有出息的时代。3D 芯片具有几个瑕疵上风：镌汰了组件之间的连合、按捺了能耗、加多了可拼装在系数的部件数目、减少了纷扰并加速了电路的使命速率。该时代还不错创建具有多种功能的新开发和电路系统。

固然 3D 芯片有好多公正，但也带来了一些时代挑战，尤其是在测试方面。其中一个问题是，固然多层 3D 芯片不错达成更好的集成，但可用于测试的引脚数目仍然有限，因为它们只可放弃在芯片的角落。这种轨则导致用于测试芯片内每个模块的资源减少，从而按捺了适度和不雅察芯片电路的智商，从而使测试变得愈加贫穷和复杂。

另一个挑战是，泛泛用于连合 3D 芯片不同层的硅通孔 (TSV) 容易出现制造颓势。现时的 TSV 制造工艺并非绰绰有余，需要进步 TSV 产量。TSV 分娩过程中引入的这些新颓势使测试过程更具挑战性。

由于 3D 芯片的制作花式特有，测试起来愈加复杂。3D 芯片测试经由主要有多个状貌：

键合前芯片测试：此状貌在将单个芯片堆叠在系数之前对其进行测试。野心是加多往日使命的芯片数目，并确保尽早发现任何有故障的芯片，以免它们参加 3D 堆叠过程。

键合中堆叠测试：此测试对部分堆叠的芯片进行，主要用于识别键合过程中可能出现的任何颓势。

键合后堆叠测试：此状貌测试填塞堆叠的芯片，以检讨在晶圆减薄、瞄准和键合等过程中可能出现的任何新问题。它还确保 3D 堆叠和层间连合 (TSV) 往日使命。键合测试后，将考虑早期测试（键合前和键合中）的收尾，以匡助按捺总体测试资本。在此阶段，由于 3D 芯片更复杂，它还濒临与热量干系的问题，因此优化测试诞生以改善冷却极度遑急。

封装测试：系数芯片层齐堆叠已矣并完成最终封装后，填塞拼装的3D 芯片将经过最终检讨，以确保一切按预期运行，然后才略出厂。关于 3D 集成电路 (IC)，在测试过程中，既要考虑传统的 2D IC 颓势和故障模子，又要考虑 3D IC 特有的特有故障模子。主要有两个方面需要考虑：

与 TSV 互连干系的颓势：硅通孔 (TSV) 问题可能在制造过程中、与下一层粘合过程中或 3D 堆栈的使用寿命时代出现。常见问题包括微孔导致连合不老成、针孔导致短路、种子层去除失当导致 TSV 之间短路、氧化或混浊导致的粘合质料问题、TSV 高度变化、芯片之间的颗粒以及粘合过程中的错位导致开路或短路。

3D 工艺导致芯片里面出现新颓势：3D 制造状貌可能会引入步调测试无法发现的新颓势。举例，晶圆减薄可能会产生电气特质下落、性能变化和产量按捺等颓势。热耗散和机械应力也可能导致颓势，在详尽堆积的较薄芯片层中，热量会累积，况兼散热花式有限。堆叠中的不同材料不错以不同的速率延迟和松开，从而导致热应力，进而导致进一步故障。

里面（镶嵌式）中枢组件测试

在开发内进行片上测试以确保其往日运行。

图1：镶嵌式中枢测试硬件结构

跟着集成电路时代的卓绝和遐想手段的进步，咫尺不错将系数系统放在单个芯片上，即片上系统(SoC)。为了进步遐想效果并加速产物开发速率，重迭使用中枢常识产权 (IP) 已成为 SoC 遐想中的常见作念法。然则，这种方法使测试带有镶嵌式中枢的 SoC 变得愈加贫穷。

1997 年，镶嵌式中枢测试使命组开发，旨在制定测试这些镶嵌式中枢的步调。2005 年 3 月，IEEE 董事会批准了 IEEE Std 1500，这是一种简化测试这些镶嵌式中枢偏激干系电路的步调方法。2005 年 7 月，好意思国国度步调协会 (ANSI) 精良接受了镶嵌式中枢测试步调，并于 2005 年 8 月发布。

测试 SoC 中的镶嵌式内核需要确保在测试过程中不错灵验适度和不雅察每个内核。可不雅察性意味着不错填塞走访 IP 内核，这不错通过使用测试走访机制在 SoC 引脚和镶嵌式内核之间传输数据来达成。这波及将内核的数据宽度与 SoC 的数据宽度相匹配，这需要在内核周围遐想一个测试包装器以稳当不同的数据大小。可适度性是指适度 IP 内核的智商。要测试它，需要激活 IP 内核并将其切换到测试模式，然后在测试后复返往日运行。此过程波及界说内核的运行花式以及管制它所需的适度敕令。

基于镶嵌式核的 SoC 测试的 IEEE 1500 步调主要由两部分构成：中枢测试结构和中枢测试讲话 (CTL)。中枢测试结构包括包装器、测试走访机制 (TAM)、测试生成器和测试反应器。包装器是围绕 IP 核的逻辑，提供步调的测试环境。测试走访机制用于发送测试信息，举例测试输入和输出。测试生成器创建测试教唆，而测试反应器则分析和比较测试收尾。

中枢测试讲话 (CTL) 是测试 IP 核时分享测试信息的步调方法。硬件测试包装器使用寄存器为 IP 核创建测试环境。这些寄存器分为三类：

包装器教唆寄存器：将测试包装器置于测试模式并运行测试周围的中枢。

包装器数据寄存器：包括用于管制数据传输的包装器领域寄存器和包装器旁路寄存器，为数据快速通过中枢提供快捷花式。

中枢数据寄存器：指被包装器包围的中枢里面寄存器。

IEEE Std 1500 步调化了测试包装器和测试走访机制的接口，旨在简化中枢测试和 SoC 级测试开发。为了支撑中枢测试的重用和 SoC 级测试的开发，IEEE Std 1500 使命组还开发了一个 CTL 使命组。该小组匡助描绘各式中枢测试所需的复杂时序信号以及如安在 SoC 级管制它们。分享的信息包括测试方法、模式、法度、测试数据、故障模子以及可测试硬件的留心信息。

论断

先进的半导体集成电路测试波及几个瑕疵限制，包括节能测试、多层3D芯片测试以及片上系统（SoC）中的镶嵌式内核测试。

节能测试专注于按捺测试过程中的功耗，以留神过热和芯片的潜在损坏。

由于堆叠了多个层，3D IC 测试濒临着特有的挑战，其中硅通孔 (TSV) 中的颓势和热管制是瑕疵问题。测试过程波及多个阶段，以便尽早发现颓势并确保芯片性能往日。

SoC 中的镶嵌式中枢测试可确保每个中枢齐能被灵验走访、适度和测试。IEEE 1500 步调提供了一个框架，可使用测试包装器、走访机制和特定测试讲话来测试这些中枢。

这些时代关于确保日益复杂和节能的当代芯片往日运行无不实至关遑急。先进的半导体集成电路测试时代在确保电子开发的可靠性、效果和性能方面弘扬着至关遑急的作用。通过实施节能测试方法，惩办测试多层和垂直芯片的挑战，并谨守测试镶嵌式中枢的步调，半导体制造商不错在优化测试经由的同期进步产物的质料和功能。

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